Новая архитектура памяти Intel XBM

Пропускная способность подсистемы памяти ^[2] остается основным бутылочным горлышком для современных ускорителей искусственного интеллекта ^[3]. Многие крупные игроки пытаются пересобрать архитектуру стека DRAM. Патентная заявка Intel, опубликованная ^[4] 2 июля 2026 года, раскрывает планы компании по созданию нового типа высокопроизводительной памяти под названием XBM (Cross-Batch Memory).

Главная фишка разработки — отказ от дорогостоящих кремниевых интерпозеров в пользу нативного чиплетного интерфейса UCIe и перенос ячеек памяти в слои металлизации (BEOL).

В чем проблема классической HBM

Чтобы понять масштаб изменений, вспомним, как устроена привычная High Bandwidth Memory. В HBM кристаллы DRAM упаковываются вертикально на базовый логический кристалл, прошиваются сквозными кремниевыми переходами (TSV) и общаются с центральным процессором или GPU через кремниевый интерпозер. При этом используется широкая параллельная шина — порядка 1024 бит на стек (а в перспективных стандартах и того больше).

Именно за счет ширины шины HBM выдает огромную пропускную способность, стандарты которой жестко регламентирует комитет JEDEC^®. Однако такая схема делает производство дорогим и сложным в масштабировании: каждую из тысяч линий нужно прецизионно развести внутри интерпозера, зажатого между памятью и вычислительным кристаллом. Более того, это намертво привязывает заказчиков чипов к передовым (и дефицитным) линиям упаковки вроде TSMC CoWoS^®.

Что предлагает Intel в архитектуре XBM

Подробное описание концепции и схемотехники Intel изложила в своей патентной заявке ^[5].

XBM представляет собой память с чиплетной архитектурой — это блок DRAM, подключенный к блоку ввода-вывода UCIe, работающему со скоростью 32 ГТ/с. Цель состоит в том, чтобы обеспечить размеры, сопоставимые с HBM4, при этом каждый блок памяти XBM будет иметь емкость кристалла от 0,5 до 5,0 ГБ. Ввод-вывод проходит через базовый кристалл.

По данным Tom’s Hardware ^[4], Intel описывает кристаллы так: 768 «блоков данных», расположенных в сетке 32 на 24, сгруппированных в восемь каналов по восемь подканалов в каждом — сложенных в восемь ярусов и масштабируемых до 16. Данные покидают стопку через каналы ввода-вывода UCIe и выводятся через базовую микросхему.

Каждый подканал ^[1] состоит из 12 блоков данных, при этом в 8-ярусном решении XBM может быть до 96 таких блоков, а в 16-ярусном — 192. Эти каналы работают на частоте 2 ГГц. Одним из преимуществ XBM является возможность его реализации в различных вариантах корпусов, включая MoP (Memory-on-Package), что позволяет обеспечить более высокую пропускную способность и емкость в решениях с меньшим форм-фактором.

Память уходит в BEOL

В обычной DRAM ячейки формируются на этапе FEOL (Front-End-of-Line) — то есть в самом базовом слое кремния, где создаются основные транзисторы процессора. Intel предлагает перенести ячейки типа 1T1C (один транзистор — один конденсатор) на этап BEOL (Back-End-of-Line) — в верхние слои металлизации и межсоединений, используя тонкопленочные транзисторы. За счет этого можно обойти ограничения классической компоновки, поднять плотность размещения элементов и разгрузить кремниевую подложку. 

Хотите выиграть призы и бонусы на аренду серверов?

Приглашаем решить ИТ-кроссворд! Более 100 вопросов на разные темы из мира ИИ и машинного обучения ^[6] — ежедневно с 6 по 9 июля. 

Зарегистрироваться → ^[7]

Самодиагностика и отказоустойчивость стека

Производство многослойных 3D-структур всегда сопряжено с риском падения процента выхода годных чипов. Чтобы минимизировать этот фактор, Intel закладывает избыточность на уровне архитектуры. Базовый кристалл XBM оснащен выделенными резервными каналами и системой встроенного саморемонта (BISR — Built-In Self-Repair), а также четырьмя подканалами резервных массивов памяти.

Вкупе со стратегией предварительного тестирования кристаллов (KGD), BISR позволяет «на лету» подменять дефектные или деградировавшие от высоких температур ячейки памяти резервными, что критически важно для отказоустойчивости ИИ-серверов в режиме работы 24/7.

Оптимизация конструкции

При монтаже памяти по концепции Memory-on-Package (MoP) стандартные решения используют промежуточную подложку для чипов DRAM. Этот слой добавляет 300–350 мкм толщины, ухудшает термопрофиль и требует утолщения корпуса для защиты от деформации.

Согласно патентной документации, для снижения толщины чипа применяются несколько вариантов реализации, например, размещение кристалла памяти непосредственно на подложке корпуса, а также может применяться архитектура с обратным выносом (reversed overhang), что позволяет сократить высоту на 300–350 микрон.

Выводы

Эту технологию не стоит путать с ZAM (Z-Angle Memory) — альтернативной архитектурой, которую Intel развивает совместно с дочерней структурой SoftBank (SAIMEMORY). Инновация ZAM сосредоточена на прямом сращивании кристаллов стандартной DRAM с прицелом на коммерциализацию ^[4] к 2029 году. XBM же меняет сам транзистор памяти и интерфейс. Таким образом, Intel разрабатывает параллельно две альтернативы HBM.

Тем не менее к XBM применимы все патентные оговорки: заявка подана 18 месяцев назад, а коммерческого продукта или дорожной карты нет. Технологии еще предстоит доказать свою жизнеспособность: интерфейс UCIe уже упирается в скоростной потолок, производство DRAM в слоях металлизации не обкатано на массовом рынке, в общем, задумка еще должна конкурировать с грядущим стандартом HBM4E и технологией ZAM. Заменит ли XBM привычную HBM — покажет время, но этот патент предлагает изящный способ обойти дефицит мощностей передовой упаковки силами геометрии.