Claude и Codex составили рейтинги вузов б.СССР по 49 критериям из мира Verilog, FPGA и ASIC

Два дня Клод Opus 5.5 и Кодекс Astra 6 булькали и чавкали, а на третий выдали мне рейтинг сотни университетов по 49 пунктам критерия, который я им задал. Начал я с того, что попросил их найти все университеты Калифорнии и стран бывшего СССР, в которых есть курс, аналогичный курсу 6.111 из MIT: лабы по Verilog+FPGA+cобственный проект студента. Затем я решил размахнуться пошире и дал ИИшам проработать тему “не все курсы по верилогу одинаковые”.

Это я к тому что куча вузов в мире тянут устаревшую программу основанную на рекомендациях IEEE середины 1990-х годов. Я выписал список из 49 более свежих пунктов, и сказал ИИ начислять за каждый пункт балл. И вот ИИши пошарудели по всем закромам, включая учебные репозитории студентов на гитхабе, и приготовили два отчета.

При этом они меня правильно поняли и не стали засчитывать скажем процессорные темы тем университетам, которые только показывают процессоры на слайдиках. Поговорить про процессоры после просмотра слайдов и гуманитарий может. Нет, засчитывается только если в университете есть лабы, на которых студент меняет конвейер, скажем добавляет байпасы к статическому конвейеру или модифицирует back-end в суперскаляре с внеочередным выполнением. И потом запускает это в RTL симуляторе (именно RTL, а не симулятор на уровне инструкций) или на FPGA плате.

И вот что получилось. Замечу что рейтинг несбалансированный, потому что я специально раздул университеты Калифорнии и стран бывшего СССР, а из других стран дал ИИшкам выбрать 20 репрезентативных вузов в данной области.

Точный промпт приведен в Appendix в конце каждого отчета:

Claude ^[1]

Codex ^[2]

Избранные места из Claude:

Общее для всех регионов

• За самыми сильными курсами обычно стоит партнёр из индустрии или другого университета: YADRO в России и Беларуси, ETH Zürich в KSE, Synopsys в Армении. Остальные сильные курсы — давно идущие курсы с открытыми материалами, как в МИЭТ и Беркли.

• Сборка процессора, чаще всего RISC-V, — типичная вершина сильнейших курсов: МИЭТ, МФТИ, СибГУТИ, Латвийский университет, Беркли и курс E85 в Харви-Мадде.

• Везде преобладают два семейства плат: Terasic с ПЛИС Intel (Altera) и Digilent с ПЛИС AMD (Xilinx). Встречаются и более дешёвые: китайские платы с Cyclone IV, например OMDAZZ в МЭИ, российские «Марсоход» и LESO в СибГУТИ, платы Gowin Tang в списке Школы синтеза. Среди этих университетов на Lattice учит только Харви-Мадд. Большинство источников плату вообще не называет, поэтому столбец с платами часто пуст.

• Открытых сведений резко меньше за пределами Москвы, Санкт-Петербурга и столиц Балтии, поэтому «Не найдено» в Центральной Азии и на Кавказе говорит скорее о том, что есть в сети, чем о том, чему учат.

Курс уровня 6.111 — хорошее начало, но только начало. Во многих университетах, а в некоторых странах и почти везде, обучение ^[3] цифровой схемотехнике заканчивается одним курсом: от вентилей до конечных автоматов и последовательных интерфейсов вроде SPI. Если в нём и говорят о конвейерах, то о классическом пятистадийном конвейере MIPS или RISC-V.

Придя в компанию, проектирующую микросхемы, выпускник быстро видит блоки, где конвейеры не имеют отношения к процессору: обработку пакетов в сетевых микросхемах, обработку видео, специализированные блоки GPU. Данные в них проходят через конвейеры и FIFO, которые должны останавливаться и продолжать работу, не теряя ни одного слова. Что такое FIFO, знают почти все, но как использовать его вместе с конвейером — немногие, и мало кто может объяснить на собеседовании управление потоком на кредитах (credit-based flow control).

Второй пробел — верификация. Многие выпускники пишут тестбенчи в стиле начала 1990-х. Они не проверяли проект по транзакционной модели, не писали стимулы с ограниченной рандомизацией и не измеряли функциональное покрытие на SystemVerilog. Совсем немногие работали с формальной верификацией и параллельными утверждениями (concurrent assertions), хотя в их резюме, написанных с помощью ИИ, это часто указано. Инженер, который не может проверить крайние случаи, вынужден держать микроархитектуру простой.

Третий пробел отделяет лабораторные на ПЛИС от проектирования ASIC. У некоторых университетов нет доступа к Synopsys Fusion Compiler или Cadence Genus и Innovus и нет опыта ^[4] работы с открытыми маршрутами вроде OpenROAD и LibreLane. Их студенты не приобретают интуиции ^[5] в статическом временном анализе, не знают, как исправить отрицательный запас (negative slack), и часто путаются в приёмах снижения мощности, например в гейтировании тактового сигнала.

Еще раз ссылки на полные отчеты Claude ^[1] и Codex ^[2] . Если вы хотите поправить ИИ данными про ваш вуз, просто приводите в комментах, что скормить ИИ для следующей версии отчета.